21、電路板DEBUG應從那幾個方面著手？

    就數字電路而言，首先先依序確定三件事情：

    1.確認所有時鐘信號頻率都工作正常且信號邊緣上沒有非單調(non-monotonic)的問題。

    2.確認所有電源值的大小均達到設計所需。有些多重電源的系統可能會要求某些電源之間起來的順序與快慢有某種規范。

    3.確認reset信號是否達到規范要求。這些都正常的話，芯片應該要發出第一個周期(cycle)的信號。接下來依照系統運作原理與busprotocol來debug。

    22、模擬電源處的濾波經常是用LC電路。但是為什么有時LC比RC濾波效果差？

    LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。因為電感的感抗(reactance)大小與電感值和頻率有關。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如RC。但是，使用RC濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。

    23、對PCB高頻板各層含義的解釋？

    Topoverlay--頂層器件名稱，也叫topsilkscreen或者topcomponentlegend，比如R1C5，

    IC10.bottomoverlay--同理multilayer--如果你設計一個4層板，你放置一個freepadorvia，定義它作為multilay那么它的pad就會自動出現在4個層上，如果你只定義它是toplayer，那么它的pad就會只出現在頂層上。

    24、濾波時選用電感，電容值的方法是什么？

    電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的反應能力。如果LC的輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經此電感的速度，增加紋波噪聲(ripplenoise)。電容值則和所能容忍的紋波噪聲規范值的大小有關。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL也會有影響。另外，如果這LC是放在開關式電源(switchingregulationpower)的輸出端時，還要注意此LC所產生的極點零點(pole/zero)對負反饋控制(negativefeedbackcontrol)回路穩定度的影響。

    25、如何盡可能的達到EMC要求，又不致造成太大的成本壓力？

    PCB高頻板上會因EMC而增加的成本通常是因增加地層數目以增強屏蔽效應及增加了ferritebead、choke等抑制高頻諧波器件的緣故。除此之外，通常還是需搭配其它機構上的屏蔽結構才能使整個系統通過EMC的要求。以下僅就PCB高頻板的設計技巧提供幾個降低電路產生的電磁輻射效應。

    盡可能選用信號斜率(slewrate)較慢的器件，以降低信號所產生的高頻成分。

    注意高頻（PCB高頻板）器件擺放的位置，不要太靠近對外的連接器。

    注意高速信號的阻抗匹配，走線層及其回流電流路徑(returncurrentpath)，以減少高頻的反射與輻射。

    在各器件的電源管腳放置足夠與適當的去耦合電容以緩和電源層和地層上的噪聲。特別注意電容的頻率響應與溫度的特性是否符合設計所需。

    對外的連接器附近的地可與地層做適當分割，并將連接器的地就近接到chassisground。

    可適當運用groundguard/shunttraces在一些特別高速的信號旁。但要注意guard/shunttraces對走線特性阻抗的影響。

    電源層比地層內縮20H，H為電源層與地層之間的距離。

    26、當一塊PCB高頻板中有多個數/模功能塊時，常規做法是要將數/模地分開，原因何在？

    將數/模地分開的原因是因為數字電路在高低電位切換時會在電源和地產生噪聲，噪聲的大小跟信號的速度及電流大小有關。如果地平面上不分割且由數字區域電路所產生的噪聲較大而模擬區域的電路又非常接近，則即使數模信號不交叉，模擬的信號依然會被地噪聲干擾。也就是說數模地不分割的方式只能在模擬電路區域距產生大噪聲的數字電路區域較遠時使用。

    27、另一種作法是在確保數/模分開布局，且數/模信號走線相互不交叉的情況下，整個PCB高頻板地不做分割，數/模地都連到這個地平面上。道理何在？

    數模信號走線不能交叉的要求是因為速度稍快的數字信號其返回電流路徑(returncurrentpath)會盡量沿著走線的下方附近的地流回數字信號的源頭，若數模信號走線交叉，則返回電流所產生的噪聲便會出現在模擬電路區域內。

    28、在高速PCB高頻板設計原理圖設計時，如何考慮阻抗匹配問題？

    在設計高速PCB（PCB高頻板）路時，阻抗匹配是設計的要素之一。而阻抗值跟走線方式有絕對的關系，例如是走在表面層(microstrip)或內層(stripline/doublestripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質等均會影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數學算法的限制而無法考慮到一些阻抗不連續的布線情況，這時候在原理圖上只能預留一些terminators(端接)，如串聯電阻等，來緩和走線阻抗不連續的效應。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續的發生。

    29、哪里能提供比較準確的IBIS模型庫？

    30、在高速PCB（PCB高頻板）設計時，設計者應該從那些方面去考慮EMC、EMI的規則呢？

    一般EMI/EMC設計時需要同時考慮輻射(radiated)與傳導(conducted)兩個方面。前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(<30MHz)。所以不能只注意高頻而忽略低頻的部分。一個好的EMI/EMC設計必須一開始布局時就要考慮到器件的位置，PCB疊層的安排，重要聯機的走法，器件的選擇等，如果這些沒有事前有較佳的安排，事后解決則會事倍功半，增加成本.例如時鐘產生器的位置盡量不要靠近對外的連接器，高速信號盡量走內層并注意特性阻抗匹配與參考層的連續以減少反射，器件所推的信號之斜率(slewrate)盡量小以減低高頻成分，選擇去耦合(decoupling/bypass)電容時注意其頻率響應是否符合需求以降低電源層噪聲。另外，注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loopimpedance盡量小)以減少輻射。還可以用分割地層的方式以控制高頻噪聲的范圍。最后，適當的選擇PCB高頻板與外殼的接地點(chassisground)。